One hardware-native ontology.
설계 산출물을 하나의 그래프로 묶고, 그 위에서 Structure · Generate · Verify 세 개의 에이전트 모듈이 동작합니다. 각 모듈이 무엇을 입력받아 무엇을 내놓는지 아래에서 보여드립니다.
- 01
Structure
도면과 문서를 AI가 읽을 수 있는 설계 그래프로
자세히 - 02
Generate
용도에 맞는 사양서와 설계 초안을 생성
자세히 - 03
Verify
논리 오류와 누락을 근거와 함께 검출
자세히
Three modules · One design graph · On-premises
Messy in. Structured out.
문서, 데이터시트, 다이어그램, RTL 같은 비정형 산출물을 파싱해 구조화된 설계 데이터로 바꿉니다. 모든 값에는 출처 페이지가 붙습니다. 다이어그램은 노드와 연결의 그래프로, RTL은 IP 계층 구조로 재구성됩니다.
입력 — 데이터시트 원문
Philips LM124 family — public datasheet
구조화된 사양
100% source-linked- supply_voltagep.1
3 – 30 V
- gain_dcp.1
100 dB
- pinsp.1
14 — OUT · IN± · V+ · GND
- packagep.1
DIP-14 · SO-14
기능 계층 구조
netlist-ready- TOP — LM124 · quad op amp
- AMP ×4 — identical amplifier blocks
- INPUT — Q1–Q4 differential pair
- GAIN — Q10–Q12 · Cc
- OUTPUT — Q5–Q7 · Q13
- BIAS — 6 µA · 100 µA current sources
Requirements in. Block diagram out.
추론 모델이 요구사항을 한 건씩 읽으며 시스템 구조 트리를 갱신합니다. 과거 설계에서 검증된 회로 블록으로 아키텍처를 조립하고, 데이터시트 수치를 대조해 실제로 구매 가능한 부품을 블록마다 확정합니다.
입력 — 자연어 요구사항 5줄
- R112 V 배터리 직결 입력, 역접속 보호
- R24채널 센서 증폭, 12-bit ADC
- R3동작 온도 −40 ~ +125 °C
- R4CAN FD, 100 ms 상태 주기
- R5대기 전류 ≤ 5 mA
추론 로그
- › R1 → reverse-polarity P-FET + TVS, buck to 5 V rail
- › R2 → quad op amp + 12-bit ADC on MCU
- › R3 → automotive-grade constraint on every block
- › R4 → CAN FD transceiver + termination
- › R5 → supervisor / watchdog, low-Iq LDO
출력 — 아키텍처 → 부품 확정
parts verified후보 — Quad Op Amp
R3: −40 ~ +125 °C- LM3244ch0 ~ +70 °C제외 — 온도 범위
- LM2244ch−25 ~ +85 °C제외 — 온도 범위
- SA5344ch−40 ~ +85 °C제외 — 온도 범위
- LM29024ch−40 ~ +125 °C선정 · 차량용 등급
Errors caught before they ship.
요구사항마다 테스트케이스를 만들고, 설계 규칙을 자동 검사 가능한 어설션으로 바꿔 하나씩 확인합니다. 과거 불량 이력으로 회귀 테스트를 돌리고, 고장 모드 분석(FMEDA)으로 시스템이 감지하지 못하는 고장을 찾아냅니다. 모든 판정에는 근거 문서가 붙습니다.
DUT — design under test
논리 설계 오류 2 · 검출 불가 고장 1테스트케이스 — 요구사항 R1–R5에서 생성
- TC-01reverse battery −12 V · 60 s hold · no damagefrom R1
- TC-024-ch ADC sweep · 12-bit code integrityfrom R2
- TC-03temp corners −40 / +25 / +125 °C functionalfrom R3
- TC-04CAN FD status frame period 100 msfrom R4
어설션 — 설계 규칙을 자동 검사로
- assert (nrst has pull-up)pass
- assert (wdt_kick within 100 ms)fail
- assert (can_h / can_l terminated 120 Ω)fail
FMEDA — 고장 모드·영향·진단 분석
| Element | Failure mode | Effect | Diagnostic | Status |
|---|---|---|---|---|
| Q1 P-FET | short | loss of reverse protection | none | Undetected |
| U1 Buck | output drift | 5V0 overvoltage | U6 supervisor | Detected |
요구사항부터 물리 레이아웃까지 이해하는
설계 특화 파운데이션 모델을 만들고 있습니다.
Training data
RTLBehavior · control
always @(*) begin if (a) y = b & c; else y = d | e; end
NetlistFlattened · gates · nets
wire n1, n2; AND2_X1 g1 (.A1(b), .A2(c), .ZN(n1)); OR2_X1 g2 (.A1(d), .A2(e), .ZN(n2)); MUX2_X1 g3 (.S(a), .A(n2), .B(n1), .Z(y));
LayoutArea · placement · routing
die 2.4 × 1.6 mm macro A0 @ (120, 80) rot 0 M3 route n1: (12,4)→(48,4) via M2/M3 @ (48,4)
Circuit Foundation Model
논리 뷰
논리 표현
물리 뷰
물리 표현
요구사항 → 논리 → 물리를 하나의 표현 공간에서 연결
Enterprise design workflow · on-premises
- 설계 생성
- 도메인 간 교차 검증
- 사내 데이터로 적응·학습
같은 회로의 논리 뷰와 물리 뷰가 하나의 모델 공간에서 만납니다. 둘이 어긋나는 지점이 곧 논리적 설계 오류입니다.